1-4-2-5-3-6 sayıcı devresi proteus ile yardım!!!

[sinan21]

arkadaşlar şöyle bir devrem var yardım ederseniz çok makbule geçecek.
\" 1,4,2,5,3,6 şeklinde sayıp cadet üzerindeki 7 segment displeyde gösterecek. Clock için sinyal jeneratörü kullanılabilir. \" yardımcı olanlara şimdiden teşekkürlerimle.

arkadaşlar şöyle bi devre çizdik ama sonuç alamadık yardım lütfen??

[yazici67]

Sadece tek yönde 0..7 sayıcı olacak ve BCD değerler 7-segmentte gösterilecek değil mi ?
Eğer böyleyse asenkron 3-bit yukarı sayıcı ve bir 7-segment decoder ile halledilebilir.

[bolubeyi]

sayma sırasını soruda vermiş. bu tip bir sayıcı ancak konu sahibinin çizdiği gibi senkron sayıcı tasarımıyla yapılabilir. ancak tasarımda bir hata yapmış olmalı ki çalıştıramamış.

[ibrahim626]

Siz similasyon tasarımında preset clear girişli JK FF kullanmıssınız ve bu uclar bosda bu durumda preset ve clear 1 olarak kabul eder ve cıkıs vermez. preset ve clear lojik 0 verip tekrar deneyin

[bolubeyi]

 preset ve clear girişlerinin her ikisi birden asla sıfır yapılmaz. normal şartlarda her ikisi de lojik sıfır yapılır. preset sıfır yapılırsa q çıkışı 1, clear sıfır yapılırsa q çıkışı 0 olur. Ynalış bilgilendirme olmuş.

[ibrahim626]

Hocam dikkat ederseniz preset ve clear pinlerinin ucunda not işreti var yani bu pinlere lojik1 verilirse FF 0 olarak kabul eder , 0 verirse 1 olarak kabul edilir .

[bolubeyi]

Hocam dikkat ederseniz preset ve clear pinlerinin ucunda not işreti var yani bu pinlere lojik1 verilirse FF 0 olarak kabul eder , 0 verirse 1 olarak kabul edilir .

Evet not işareti var. Bu işaret bu girişler sıfır yapıldığında istenilen fonksiyonu yerine getirir anlamına geliyor. 1 yapıldığında pasif olur, etki etmez.

[ibrahim626]

Hocam o zaman benim notlarımda bi yanlıslık var diyeceğim ama bütün sene bunlarla ugrastık kesin farkederdim ??

[bolubeyi]

Buradan bakabilirsiniz. Preset ve clear girişlerinin durumuna göre çıkışlar ne oluyor.

[ibrahim626]

eklediğiniz dosyayı göremiyorum link olarak gönderirseniz çok iyi olur.

[bolubeyi]

http://www.datasheetcatalog.org/datasheets/270/499700_DS.pdf

[bolubeyi]

Flip flopların preset ve clear olmak üzere iki adet asenkron girişi vardır. Preset girişi lojik 0 yapılırsa diğer girişler ne olursa olsun Q çıkışı lojik 1 olur. Clear girişi lojik 0 yapılırsa diğer girişler ne olursa olsun Q çıkışı lojik 0 olur. Her iki giriş birden hiçbir zaman lojik 0 yapılmaz. Asenkron girişlerden hangisinin  fonksiyonunu aktif hale getirmek istiyorsak o girişi lojik 0 yapmamız gerekir.

[ibrahim626]

Pardom hocam ben tabloda NOT işaretlerine göre 0-1 vermişim kafamı karıstırmısım .Ama bu devrede bu ucların bos kalmaması gerekmezmİ ?

[bolubeyi]

Boş kalabilir. Fakat işi sağlama almak için kaynağın pozitif ucuna bağlamakta fayda var.

[Mastercodex]

Merhaba arkadaşlar,

Öncelikle foruma yeni katıldım.Sizlere şöyle bir sorum olacak.Eğer yanıtlarsanız sevinirim.

Sinyal Şekli : Kare Dalga
Duty Cycle  : %50
Amplitude   : 5V
Period         : 60 Hz

Bu kare dalganın rising edge ve falling edge delay zamanlarını ayrı ayrı ayarlamak istiyorum.Böylece ana kare dalga frekansına kaydırma yapmış olacağım.Bunu nasıl yapabilirim.

TTL entegre çıkışından aldığım 5V çıkışı nasıl 13V seviyesine getirebilirim.( Ayrı güç kaynağı kullanmadan )